Verilog

전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어이다. 당연하지만 베릴로그 HDL이라고도 부른다. 회로 설계, 검증, 구현 등 여러 용도로 사용된다.

C언어와 비슷한 문법을 가진 것이 특징이다. 'if'나 'for', 'while' 같은 제어 구조도 동일하며, 출력 루틴 및 연산자들도 거의 비슷한 것 등 사용자들이 쉽게 접근할 수 있다. 다만, 블록의 시작과 끝을 중괄호 대신 Begin과 End를 사용하여 구분하고, HDL의 특징인 시간에 대한 개념이 포함되었다는 것 등이 다른 점.

좀 더 고수준 언어(high level language)로서 System-verilog 라는 언어가 있다. 설계자 성향에 따라 다르지만 대부분의 경우 설계 검증용으로 사용한다. 상당히 C언어와 흡사한 형태를 가지며 새로운 데이터 타입도 여럿 추가되었다. 위에 언급된 begin end 이외에도 fork join도 추가되었다.

본래는 Phil Morby가 모의시험용 언어로 개발하였다. 1980년대 말까지, 사실상의 표준 HDL으로써 독점소유였지만, 후에 IEEE 표준이 되어버렸다.

VHDL과 함께 대표적인 하드웨어 기술 언어. 하드웨어 기술 언어에 대해선 VHDL항목 참조.
대부분의 엔지니어는 VHDL이 더 쉽고 직관적이라고 평가하고 있으나 대한민국 업계에선 사실상 verilog가 표준이다.